随着计算机技术的快速发展和市场需要的逐步扩大，各种视频信息处理技术发挥了越来越重要的作用，广泛应用于网络多媒体通信、实时监控系统、高清晰度数字电视等方面。在视频处理领域中，由于处理的数据量大，算法复杂度高，因此处理的实时性成为一大难题。在这种情况下，多媒体处理器TMS320DM642以其丰富的外设接口和高速的处理能力，使基于其设计出的产品在图像质量、硬件成本和灵活性等方面都优于专门的视频编解码芯片。本系统主要研究基于TMS320DM642罔像采集和处理系统的设计及应用。

1 系统基本原理
    本系统主要由视频解码模块、DSP(TMS320DM642)模块、外部存储器模块(包括数据存储器和程序存储器)、PCI总线驱动模块、电源管理模块及JTAG接口等六大模块组成。
    由摄像机输入的1路复合视频信号(CVBS)进入视频解码芯片SAA7115，在解码芯片中完成模拟视频的数字化、图像信号与同步信号的分离；从解码器中输出的数字图像数据进入DSP视频输入口的FIFO缓存，通过EDMA送到DSP的外部数据存储器中；处理后的图像存人输出缓存，再由DSP自带的PCI接口将处理后的图像送给外部主设备。系统的工作原理框图见图1。
 
图1 系统工作原理框图

2 图像采集处理系统硬件设计
2.1 视频解码模块
    由于设计中采用模拟摄像机进行视频数据的采集，因此需要使用视频解码芯片将采集到的模拟数据进行数字化，然后传给DM642的视频端口进行处理。视频解码芯片采用SAA7115，省去时钟同步电路的设计，简化接口电路，提高系统的可靠性。由摄像机采集到的模拟信号经过视频端子进入到解码器SAA7115的模拟端AI11，经模拟处理和A/D转换后产生数字色度信号和亮度信号，分别对其进行处理。亮度信号处理的结果一路送到信号处理器，进行综合处理，产生Y和uV信号，经格式化后采用4:2:2 YUV格式从IPD[7..0]输出直接连接到DM642视频口的VP0[9..2]管脚；另一路经过同步分离器，由数字PLL产生相应的同步信号与DM642的VP0CTL0和VP0CTL1相连，同时PLL驱动时钟发生器，产生27MHz的时钟同步信号LLC，输出到DM642的VP0CLK0管脚。解码器SAA7115与DM642的视频接口的原理见图2。
 
图2 SAA7115与DM642视频口原理图
   所有这些功能均在I2C总线控制下完成。SCL作为I2C接口的时钟线与DM642的SCL相连，SDA作为I2C接口的数据线与DM642的SDA相连。通过SCL和SDA的时序配合，可由DM642向SAA7115的寄存器写入数据或读出数据。
2.2 DSP图像处理模块
    本系统中视频口VP0作为输入，与视频解码器SAA7115的IPD(image port)相连。从解码器SAA7115出来的BT.656数据流进入VP口后，经由BT.656捕获通道，进入到视频口缓冲区中，每个视频口都有1个5120B的视频输入/输出缓冲区，视频口输入的数据分别进入捕获FIFO A和FIFO B，其中Y缓存2560B，Cb和Cr缓存分别为1280B。根据输出的同步脉冲产生帧存储器的地址信号、读写和片选等控制信号，将图像逐帧存入SDRAM存储器中，通过中断通知DSP读取。DM642通过EDMA事件实现视频口缓冲区和片内L2存储器之间的数据传递。用户编程设定1个缓冲区阈值用以产生EDMA事件。BT.656格式的数据流经由捕获通道分别进入各自的缓冲区，并打包成64b的双字。当双字增至缓冲区阈值时触发EDMA事件，存储器映射寄存器即作为EDMA数据传输的源地址。为保证每一场的数据能够全部传完且没有遗漏，每次EDMA传输的数据大小应等于阈值。由于DM642的强大处理能力，用户算法作为任务线程嵌入DSP软件系统中。此时，DSP自动将Flash存储器中的程序自举到DSP的内部程序存储区，并开始执行程序，调用用户算法对缓存中的视频数据逐帧进行处理。处理后的数据暂时存入SDRAM存储器中，或通过DM642的PCI接口传输到PCI总线接口然后进入计算机。DM642的PCI接口和PCI总线接口之间用3片总线驱动芯片连接，这样既能增强PCI总线驱动能力，又能实现PCI总线接口与DM642的I/O口的电平转换功能。